高速背板的電磁兼容性設(shè)計要點

為保障高速背板具備優(yōu)異的電磁兼容性能，可讓印制電路板運行狀態(tài)下契合電磁兼容與抗干擾標(biāo)準。合理的層疊結(jié)構(gòu)能夠有效屏蔽、抑制電磁干擾。

多層印制板的電磁兼容分析，可依托基爾霍夫定律與法拉第電磁感應(yīng)定律開展。

依據(jù)基爾霍夫定律，時域信號從信號源傳輸至負載，必然存在一條阻抗最小的傳導(dǎo)路徑，詳見圖一。圖中電流 I 與鏡像電流 I′數(shù)值一致、流向相反，I 為信號電流，I′為鏡像電流，承載鏡像電流的板面即為鏡像層。若信號電流底層為電源層，鏡像電流回路將依靠電容耦合形成，具體參考圖二。

高速信號的布線主要是考慮信號的完整性，即延遲、反射、串?dāng)_、同步切換噪聲(SSN)和電磁兼容性(EMI)。

時鐘信號線需兼顧信號完整性與EMI電磁干擾問題，其布線處理直接決定高速背板整體性能。

背板內(nèi)時鐘線通常布設(shè)在內(nèi)層，優(yōu)先夾設(shè)于兩層平面層之間走線。布線過程中嚴格管控線路阻抗，層間換層走線時保持阻抗統(tǒng)一，避免信號反射干擾時鐘信號。

信號線相互之間、信號線與其他線路的間距至少遵循3W設(shè)計準則，可有效規(guī)避時鐘線路引發(fā)的信號串?dāng)_。存在同步時序要求的線路，布線時需做等長處理，杜絕走線時延造成時序偏差。

高速信號線設(shè)計重點需把控信號完整性，涵蓋阻抗管控、信號反射、線路串?dāng)_等關(guān)鍵要素。 

 背板內(nèi)的高速信號線通常布置在內(nèi)層，緊鄰地平面布線。走線阻抗需嚴格管控，層間換線時保持阻抗統(tǒng)一，避免阻抗不匹配引發(fā)信號反射，杜絕信號出現(xiàn)過沖、振鈴現(xiàn)象，保障數(shù)據(jù)傳輸穩(wěn)定可靠。 

 高速信號線與其他線路間距最低遵循2W布線準則，布線空間充足時建議采用3W準則，可有效降低線路間串?dāng)_干擾。并行數(shù)據(jù)線路需滿足時序同步標(biāo)準，布線過程中做到線路等長布設(shè)，規(guī)避走線時延差異造成的時序偏差。

邊沿速率：信號上升與下降的跳變時長，是傳輸線計算的關(guān)鍵參數(shù)。需注意，當(dāng)信號邊沿速率低于 300ps 時，不可采用多點、多分支類總線架構(gòu)。

分支走線長度：分支走線會對背板總線產(chǎn)生影響，通常走線越長，線路阻抗間斷問題就越突出，信號升降沿處的阻尼振蕩幅值也會隨之增大。因此縮短單板分支走線長度，能夠降低其對背板總線的負面影響。

接口器件布局：為削弱分支走線給背板傳輸線路帶來的影響，需盡可能縮減分支長度。單板布局階段應(yīng)優(yōu)先敲定接口器件擺放位置，以此實現(xiàn)最短分支走線。多點架構(gòu)的總線收發(fā)器、多分支架構(gòu)的接收器，均需緊貼連接器布設(shè)，排布距離越近效果越好，優(yōu)先采用雙面布設(shè)方式縮減分支長度。

差分阻抗：BLVDS 總線要求單組差分線路阻抗保持 100 歐姆。兩組差分線路間距達到 20mil 時，相互間的共模、差模干擾可基本忽略。單組差分線間距越小，對外電磁輻射越少，外界干擾轉(zhuǎn)化為接收端差模干擾的占比越低、共模干擾占比越高，利于接收器穩(wěn)定工作。設(shè)定走線寬度為 W、介質(zhì)層厚度為 d、單組差分線內(nèi)部間距為 l、兩組差分線之間間距為 L。走線寬度越大，PCB 特性阻抗加工精度越易把控，背板常規(guī)選用 12mil 線寬；介質(zhì)層厚度不宜過小，厚度越小阻抗數(shù)值越低，背板信號層之間、信號層與地層之間介質(zhì)厚度最低不得低于 13mil。單組差分線內(nèi)部間距需大于介質(zhì)層厚度，介質(zhì)層取 13mil 時，該間距最小為 18mil；兩組差分線路間距一般不低于單組內(nèi)線間距的兩倍。

總線終端匹配：多點式總線兩端均需配置匹配電阻；多分支式總線依據(jù)驅(qū)動器布設(shè)位置，配備單端或雙端匹配電阻。電阻阻值需匹配線路負載后的實際等效阻抗。選型時阻值宜略高于等效阻抗，切勿小于等效阻抗。阻值偏大僅會產(chǎn)生信號反射問題，阻值偏小則會直接導(dǎo)致信號幅值衰減。

分支線路終端處理：在連接器引腳近端的 LVDS 差分線路上，每路信號串聯(lián) 15~30 歐姆電阻，可對信號邊沿速率起到濾波效果，有效抑制分支走線與高速邊沿引發(fā)的阻尼振蕩。也可在差分接收器輸入端并聯(lián)小電容實現(xiàn)優(yōu)化，但電容參數(shù)難以精準把控，實際應(yīng)用中普遍選用電阻方案，該方式僅適用于多分支線路。針對邊沿速率高、分支走線偏長的多分支線路，串聯(lián)電阻的優(yōu)化效果尤為顯著。

連接器與引腳排布：結(jié)合實際使用場景選定連接器，選型參考包含信號引腳數(shù)量、外形尺寸、電氣指標(biāo)、引腳排布等條件。單排引腳數(shù)量越少適配性越好。差分信號引腳盡量排布在同一排，保障線路走線長度一致。TTL、CMOS 類信號線路與 LVDS 差分線路分區(qū)布設(shè)，規(guī)避電磁串?dāng)_。電源、接地引腳采用差異化針腳規(guī)格，規(guī)范通斷電時序。上電依次為地線、電源線、輸入輸出線，斷電時序與之相反。

差分線路均衡性：差分線路兩根走線失衡會產(chǎn)生共模噪聲。抑制共模噪聲的核心方式，是保證雙線走線長度、布線形態(tài)、線間間距保持統(tǒng)一，維持線路均衡狀態(tài)。雙線長度不一致，不僅會產(chǎn)生信號偏移，還會造成接收端信號抖動，設(shè)計過程中需嚴格規(guī)避。同時單根線路總長，盡量避免為信號四分之一波長的整數(shù)倍。

高速背板布線建議運用依托信號完整性分析的PCB設(shè)計方式，具體設(shè)計流程如下： 

 開展PCB板設(shè)計工作前，先搭建高速數(shù)字信號傳輸對應(yīng)的信號完整性模型。 

 依托該模型預(yù)判各類信號完整性相關(guān)問題，結(jié)合仿真測算結(jié)果選定適配的器件型號、參數(shù)規(guī)格與電路拓撲結(jié)構(gòu)，以此作為電路設(shè)計參考標(biāo)準。 

電路設(shè)計階段，將擬定方案導(dǎo)入信號完整性模型開展分析，結(jié)合器件參數(shù)、PCB板材參數(shù)的公差區(qū)間，以及版圖設(shè)計里拓撲結(jié)構(gòu)、線路參數(shù)的可變情況，測算并界定設(shè)計方案的可行范圍。

電路設(shè)計收尾后，所有高速數(shù)字信號均需形成完整可行的設(shè)計區(qū)間。即便PCB板材、元器件參數(shù)出現(xiàn)合理波動，器件排布與線路走線存在常規(guī)調(diào)整空間，也可始終滿足信號完整性指標(biāo)。

正式繪制PCB版圖前，把各信號可行區(qū)間的臨界數(shù)值設(shè)定為設(shè)計約束條件，以此指導(dǎo)電路板布局與布線作業(yè)。

版圖繪制期間，將階段性或完整設(shè)計成果錄入模型復(fù)核信號完整性，核驗實際設(shè)計效果是否達標(biāo)。若仿真數(shù)據(jù)不符合規(guī)范，及時調(diào)整版圖布局乃至電路方案，有效規(guī)避設(shè)計缺陷引發(fā)的產(chǎn)品失效問題。 

PCB設(shè)計全部敲定后，便可投入板材生產(chǎn)加工，生產(chǎn)參數(shù)的浮動范圍需控制在信號完整性分析劃定的可行區(qū)間內(nèi)。

板材制作完成后，借助專業(yè)設(shè)備實測調(diào)試，校驗信號完整性模型與分析方式的準確性，據(jù)此優(yōu)化完善模型參數(shù)。

確保模型與分析邏輯可靠后，電路板基本無需反復(fù)改動設(shè)計、多次打樣，既能縮減產(chǎn)品研發(fā)時長，也能有效把控研發(fā)投入成本。

高速背板布局時應(yīng)遵循“模擬、數(shù)字區(qū)域分開”，“高速、中速、低速區(qū)域分開”的布局原則，防止模數(shù)干擾及信號之間的串?dāng)_。接插件的豎排針上應(yīng)多定義地，即可給信號最短路徑回流，又可防止信號的串?dāng)_。背板上對模擬地、數(shù)字地的處理一般遵循“分區(qū)不分割”的原則，模擬信號、數(shù)字信號分別在相應(yīng)區(qū)域布線，無聯(lián)系的信號線不跨區(qū)布線。